Chip-level performance maximization using ASIS woring design concept for 45 nm CMOS generation

N. Oda, H. Imura, N. Kawahara, M. Tagami, H. Kunishima, S. Sone, S. Ohnishi, K. Yamada, Y. Kakuhara, M. Sekine, Y. Hayashi, K. Ueno

研究成果: Article査読

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本文言語English
ページ(範囲)848-855
ジャーナルIEICE Transaction on Electronics
E90-C
出版ステータスPublished - 2007 4 15

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